/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
/*
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 */

#ifndef _DT_BINDINGS_CLK_QCOM_GCC_SHIKRA_H
#define _DT_BINDINGS_CLK_QCOM_GCC_SHIKRA_H

/* GCC clocks */
#define GPLL0							0
#define GPLL0_OUT_AUX2						1
#define GPLL1							2
#define GPLL10							3
#define GPLL11							4
#define GPLL12							5
#define GPLL12_OUT_AUX2						6
#define GPLL3							7
#define GPLL3_OUT_MAIN						8
#define GPLL4							9
#define GPLL5							10
#define GPLL6							11
#define GPLL6_OUT_MAIN						12
#define GPLL7							13
#define GPLL8							14
#define GPLL8_OUT_MAIN						15
#define GPLL9							16
#define GPLL9_OUT_MAIN						17
#define GCC_AHB2PHY_CSI_CLK					18
#define GCC_AHB2PHY_USB_CLK					19
#define GCC_BOOT_ROM_AHB_CLK					20
#define GCC_CAM_THROTTLE_NRT_CLK				21
#define GCC_CAM_THROTTLE_RT_CLK					22
#define GCC_CAMERA_AHB_CLK					23
#define GCC_CAMERA_XO_CLK					24
#define GCC_CAMSS_AXI_CLK					25
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#define GCC_CAMSS_CAMNOC_ATB_CLK				27
#define GCC_CAMSS_CAMNOC_DRAGONLINK_ATB_CLK			28
#define GCC_CAMSS_CAMNOC_NTS_XO_CLK				29
#define GCC_CAMSS_CCI_0_CLK					30
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#define GCC_GPU_GPLL0_DIV_CLK_SRC				111
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#define GCC_MMU_TCU_VOTE_CLK					119
#define GCC_PCIE_AUX_CLK					120
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#define GCC_PCIE_TBU_CLK					133
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#define GCC_PDM_XO4_CLK						140
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#define GCC_QMIP_CAMERA_NRT_AHB_CLK				142
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#define GCC_QMIP_DISP_AHB_CLK					144
#define GCC_QMIP_GPU_CFG_AHB_CLK				145
#define GCC_QMIP_PCIE_CFG_AHB_CLK				146
#define GCC_QMIP_VIDEO_VCODEC_AHB_CLK				147
#define GCC_QUPV3_WRAP0_CORE_2X_CLK				148
#define GCC_QUPV3_WRAP0_CORE_CLK				149
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#define GCC_QUPV3_WRAP_0_S_AHB_CLK				171
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#define GCC_SDCC1_ICE_CORE_CLK_SRC				176
#define GCC_SDCC2_AHB_CLK					177
#define GCC_SDCC2_APPS_CLK					178
#define GCC_SDCC2_APPS_CLK_SRC					179
#define GCC_SYS_NOC_CPUSS_AHB_CLK				180
#define GCC_SYS_NOC_USB2_PRIM_AXI_CLK				181
#define GCC_SYS_NOC_USB3_PRIM_AXI_CLK				182
#define GCC_TSCSS_AHB_CLK					183
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#define GCC_TSCSS_CNTR_CLK					185
#define GCC_TSCSS_ETU_CLK					186
#define GCC_UFS_CLKREF_EN					187
#define GCC_USB20_MASTER_CLK					188
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#define GCC_USB20_MOCK_UTMI_CLK					190
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#define GCC_USB20_SLEEP_CLK					193
#define GCC_USB30_PRIM_MASTER_CLK				194
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#define GCC_USB30_PRIM_MOCK_UTMI_CLK				196
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#define GCC_USB30_PRIM_MOCK_UTMI_POSTDIV_CLK_SRC		198
#define GCC_USB30_PRIM_SLEEP_CLK				199
#define GCC_USB3_PRIM_CLKREF_EN					200
#define GCC_USB3_PRIM_PHY_AUX_CLK_SRC				201
#define GCC_USB3_PRIM_PHY_COM_AUX_CLK				202
#define GCC_USB3_PRIM_PHY_PIPE_CLK				203
#define GCC_USB3_PRIM_PHY_PIPE_CLK_SRC				204
#define GCC_VCODEC0_AXI_CLK					205
#define GCC_VENUS_AHB_CLK					206
#define GCC_VENUS_CTL_AXI_CLK					207
#define GCC_VIDEO_AHB_CLK					208
#define GCC_VIDEO_AXI0_CLK					209
#define GCC_VIDEO_THROTTLE_CORE_CLK				210
#define GCC_VIDEO_VCODEC0_SYS_CLK				211
#define GCC_VIDEO_VENUS_CLK_SRC					212
#define GCC_VIDEO_VENUS_CTL_CLK					213
#define GCC_VIDEO_XO_CLK					214

/* GCC power domains */
#define GCC_CAMSS_TOP_GDSC					0
#define GCC_EMAC0_GDSC						1
#define GCC_EMAC1_GDSC						2
#define GCC_PCIE_GDSC						3
#define GCC_USB20_GDSC						4
#define GCC_USB30_PRIM_GDSC					5
#define GCC_VCODEC0_GDSC					6
#define GCC_VENUS_GDSC						7

/* GCC resets */
#define GCC_CAMSS_OPE_BCR					0
#define GCC_CAMSS_TFE_BCR					1
#define GCC_CAMSS_TOP_BCR					2
#define GCC_EMAC0_BCR						3
#define GCC_EMAC1_BCR						4
#define GCC_GPU_BCR						5
#define GCC_MMSS_BCR						6
#define GCC_PCIE_BCR						7
#define GCC_PCIE_PHY_BCR					8
#define GCC_PDM_BCR						9
#define GCC_QUPV3_WRAPPER_0_BCR					10
#define GCC_QUSB2PHY_PRIM_BCR					11
#define GCC_QUSB2PHY_SEC_BCR					12
#define GCC_SDCC1_BCR						13
#define GCC_SDCC2_BCR						14
#define GCC_TSCSS_BCR						15
#define GCC_USB20_BCR						16
#define GCC_USB30_PRIM_BCR					17
#define GCC_USB3PHY_PHY_PRIM_SP0_BCR				18
#define GCC_USB3_DP_PHY_PRIM_BCR				19
#define GCC_USB3_PHY_PRIM_SP0_BCR				20
#define GCC_USB_PHY_CFG_AHB2PHY_BCR				21
#define GCC_VCODEC0_BCR						22
#define GCC_VENUS_BCR						23
#define GCC_VIDEO_INTERFACE_BCR					24

#endif
